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IDT70V9179L
High-Speed 32K x 9 Dual-Port Synchronous Pipelined Static RAM
Industrial and Commercial Temperature Ranges
AC Electrical Characteristics Over the Operating Temperature Range
(Read and Write Cycle Timing) (3) (V DD = 3.3V ± 0.3V, T A = 0°C to +70°C)
70V9179L7
Com'l Only
70V9179L9
Com'l & Ind
70V9179L12
Com'l Only
Clock Cycle Time (Flow-Through)
Clock Cycle Time (Pipelined)
Clock High Time (Flow-Through)
Clock Low Time (Flow-Through)
Clock High Time (Pipelined)
Clock Low Time (Pipelined)
Symbol
t CYC1
t CYC2
t CH1
t CL1
t CH2
t CL2
t R
t F
t SA
t HA
t SC
t HC
t SW
t HW
t SD
t HD
t SAD
t HAD
t SCN
t HCN
t SRST
t HRST
t OE
t OLZ
t OHZ
t CD1
t CD2
t DC
t CKHZ
t CKLZ
Parameter
(2)
(2)
(2)
(2)
(2)
(2)
Clock Rise Time
Clock Fall Time
Address Setup Time
Address Hold Time
Chip Enable Setup Time
Chip Enable Hold Time
R/W Setup Time
R/W Hold Time
Input Data Setup Time
Input Data Hold Time
ADS Setup Time
ADS Hold Time
CNTEN Setup Time
CNTEN Hold Time
CNTRST Setup Time
CNTRST Hold Time
Output Enable to Data Valid
Output Enable to Output Low-Z (1)
Output Enable to Output High-Z (1)
Clock to Data Valid (Flow-Through) (2)
Clock to Data Valid (Pipelined) (2)
Data Output Hold After Clock High
Clock High to Output High-Z (1)
Clock High to Output Low-Z (1)
Min.
22
12
7.5
7.5
5
5
____
____
4
0
4
0
4
0
4
0
4
0
4
0
4
0
____
2
1
____
____
2
2
2
Max.
____
____
____
____
____
____
3
3
____
____
____
____
____
____
____
____
____
____
____
____
____
____
9
____
7
18
7.5
____
9
____
Min.
25
15
12
12
6
6
____
____
4
1
4
1
4
1
4
1
4
1
4
1
4
1
____
2
1
____
____
2
2
2
Max.
____
____
____
____
____
____
3
3
____
____
____
____
____
____
____
____
____
____
____
____
____
____
12
____
7
20
9
____
9
____
Min.
30
20
12
12
8
8
____
____
4
1
4
1
4
1
4
1
4
1
4
1
4
1
____
2
1
____
____
2
2
2
Max.
____
____
____
____
____
____
3
3
____
____
____
____
____
____
____
____
____
____
____
____
____
____
12
____
7
25
12
____
9
____
Unit
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
Port-to-Port Delay
t CWDD
t CCS
Write Port Clock High to Read Data Delay
Clock-to-Clock Setup Time
____
____
28
10
____
____
35
15
____
____
40
15
ns
ns
NOTES:
1. Transition is measured 0mV from Low or High-impedance voltage with the Output Test Load (Figure 2). This parameter is guaranteed
4860 tbl 11_79
by device
characterization, but is not production tested.
2. The Pipelined output parameters (t CYC2 , t CD2 ) apply to either or both the Left and Right ports when FT /PIPE = V IH . Flow-through parameters (t CYC1 , t CD1 ) apply
when FT /PIPE = V IL for that port.
3. All input signals are synchronous with respect to the clock except for the asynchronous Output Enable ( OE ), FT /PIPE R , and FT /PIPE L .
7
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